こんにちは，HACARUS 東京R&Dセンター所属のエッジ・エバンジェリスト 田胡治之です．この連載では，半導体業界で長年知識や情報を得てきた私，田胡がこれまでと異なるAI業界に飛び込み，そこから感じる業界のニュースやトピックを独自の視点で紹介したいと思います．今回は，最近半導体業界で話題となっているチップレットを取り上げます．
チップレットを使った製品例
第一の例として，AMD社サーバー用マイクロプロセッサ EPYC を Figure 1 に示します[2]．パッケージ外観（Figure 1 左）は金属製カバーに覆われたワンパッケージですが，カバー内部には，複数のチップ（黒灰色）が緑色のパッケージ基板に搭載されて収まっています（Figure １ 右）．Figure 1 右の各々のチップ（黒灰色）はチップレット（chiplet）と呼ばれます．従来の大面積ワンチップに比べて面積が小さめなため，例えば豚（pig）に対して子豚を piglet と呼ぶのと同じ語感をこめて，chipletと呼ぶのかな，と筆者は思います．
Figure 1 AMD EPYC マイクロプロセッサ（ [2]に筆者加筆）
第二の例として，Intel社 Agilex FPGA をFigure 2 に示します[3]．インテル社EMIB(Embedded Multi-Die Interconnect Bridge)技術を用いて，異なる機能を持つ複数チップを一つのパッケージ内に収めています．各社で呼称は異なりますが，本稿ではワンパッケージ内に複数チップ（chiplets）を高密度に実装した半導体製品を3D-IC または 2.5D-IC と呼びます．
Figure 2 Intel社 Agilex FPGA [3]
3D IC 製品の始まり
半導体チップを積層する技術は古くから研究されてきました．2011年，Xilinx社が 3D-IC技術を使った Virtex-7 2000T を発売しました．これが最初の製品化と思います（Figure 3 左）．理由は年率34%もの高いネットワーク通信量の伸びに対応するためでした（Figure 3 右）．
インターネット機器や携帯電話基地局機器は Xilinx社の最大の需要先と言われており，大規模FPGAへの強い需要があったと考えられます．ワンチップにできる半導体能力増大のペースよりも，通信バンド幅増のペースが速いため，ワンパッケージに複数チップを入れて性能向上させる手段をとったとの説明です．
ちなみに現在ではAI処理（深層学習: Deep Learning）が高い計算能力を必要とすることは広く知られており，FPGA新製品発表ではメイントピックになります．深層学習が脚光を浴びるのは2012年なので，2011年Xilinx社発表では触れられていません．
Figure 3 Xilin社最初の3D-IC製品化ニュースと大規模FPGAへの要求 [4]
なぜ 3D-IC を使ったか？が，Figure 4 に示されています． 左は当時の3D-ICのイメージで，チップを縦に積んで接合しています．筆者も当時 3D-IC はこういうものだと思っていました．右は半導体チップ規模増大法則（ムーアの法則）を超える大規模なものを，チップ積層によって作れることを示しています．
Figure 4 なぜ3D-IC を使うのか？[4]
3D-IC の問題点が Figure 5 左に示されています．第一の問題点は，下層チップに多数の TSV(Through Silicon Via)を空け，そこに微細なバンプ（bump）を形成し上層チップを直接接合する難度が高い．第二に，チップが重なっているためチップの発熱を逃がすのが難しい．第三にチップが強固に接合しているため，例えば熱膨張によって生じる機械的ストレスの逃げ場がない，です．
そこでチップ積層を止めて，配線を埋め込んだシリコンインターポーザー（Silicon Interposer）を使ってチップ間接続と外部端子への配線を行う方法が考案されました（Figure 5 右）．より現実的で漸進的な方法と言えるでしょう．2.5次元との呼び名は，通常のプリント基板(PCB)上にICを並べる従来の手法を2次元とした場合，配線がはるかに短く高密度な接続が可能なので，真の3次元ICへの中間地点と言う意味で，2.5D-IC と呼んだのでしょう．
Figure 5 積層型3D-IC の問題点と 2.5D-ICとの比較 [4]
Xilinx社 Virtex-7 パッケージの断面模式図を，Figure 6 左に示します．チップ（28nm FPGA Slice）は積層ではなくシリコンインターポーザー上に横に並べられています．シリコンインターポーザーは薄いシリコン基板に配線を埋め込んだもので，チップ間接続と外部端子への配線の役目を担います．チップと同じシリコン素材なので熱膨張率は同じで，熱ストレス問題は低減されたと考えられます．
2.5D-ICのメリットが Figure 6 右に示されています．FPGA 4 個をプリント基板上に並べた従来手法の消費電力112Wに対し，2.5D-IC技術を使ったVertex-7 2000T ではワンパッケージになり，消費電力は 19W に大きく下がっています．
Figure 6 Xilinx Virtex-7 2000T の2.5D-IC技術と従来技術との消費電力比較 [4]
現在世界一の性能を持つスパコン富岳の CPU “A64FX” にも，2.5D パッケージが使われています（ Figure 7）[5]．パッケージの金属製蓋の内部を，Figure 7 左に示します．パッケージ基板の中央にCPU チップ，左右にHBM2メモリ合計4個が搭載されています．Figure 5 右図が断面模式図です．シリコンインターポーザーを使って CPUと HBM2メモリが最短距離で接続され，高いメモリバンド幅と低レーテンシーを得ています．
Figure 7 スパコン富岳のCPU A64FXパッケージ内部（左）と断面模式図（右） [5]
このように，高性能が必須な一方でコスト制約が比較的緩いハイエンド領域で，2.5D-ICは徐々に拡がってきました．
今なぜチップレットなのか？
AI 処理(深層学習：Deep Learning)などの高い計算能力を要求するワークロードが増え，コンピュータ，GPU, FPGAを初めとしてAI向け半導体への需要は伸び続けています（Figure 8）．
Figure 8 AI コンピュータ ハードウェアの世界市場規模(TAM) Source: Goldman Sachs 2018 [6]
微細化に伴う半導体製造コストの増大
前述したように，2011年頃から 2.5D-IC は使われてきましたが，半導体製造プロセスルール 7nm以降から，急速に適用製品が拡がっています．
最大の理由は，半導体技術の微細化に伴いチップ製造コストが急増していることです（Figure 9）[7]．横軸は半導体製造プロセスルール（横軸左端45nm, 右端5nm）です．縦軸は面積250mm^2のチップ製造時の良品1個あたりのコスト（300mmウェハー使用，45nmを1.0 に正規化）です．
良品チップ製造コストは微細化に伴い徐々に上昇し，16/10nmプロセスで 2.2でした．しかし 7nm で 約3.7，5nm で約4.9に急増しています．良品チップ製造コスト比で言えば，7nm は 16nm の 1.68倍(3.7/2.2)です．この理由は極めて高価（1台100億円以上）のEUV露光装置導入や多重露光などの導入により製造プロセスコストが上昇しているためと思います．このため，7nmプロセスでのチップ面積を16nmプロセスに比べ約43%に縮小[8]したとしても，7nmチップの製造コスト比は1.0よりも小さくはなりますが，以前と比べ減少幅は小さいです．
第二に，AI処理を初めとする処理性能向上要求に答えるため，CPUでいえばコア数増加などチップ面積増加トレンドは続いています．ワンチップで実現すると製造歩留まりが低下し，高コストにつながります．
![Figure 9 チップあたりの製造コストの推移 [6]に軸目盛と数値を加筆](https://hacarus.com/wp-content/uploads/2021/06/Figure9_JA_ISSCC2020_AMD-Chiplet-Architecture-for-High-Performance-Server-and-Desktop-Products_page5_ano_黒枠.png)
Figure 9 チップあたりの製造コストの推移 [6]に軸目盛と数値を加筆
チップレットと 2.5D-IC技術
この半導体製造コストの増大という困難に答えるのが，チップレットと 2.5D-IC技術です．
想像上の32コアCPUチップの製造コストを 1.0X（Figure 10 左）とすると，小さめの 8コアCPUチップ（チップレット）4個の製造コストは 0.59X だそうです（Figure 10 中央）．
Figure 10 モノリシックとチップレットとチップ製造コストの違い [1]
チップレット方式には，設計コストを抑えながら製品バラエティを増やせる，もうひとつのメリットがあります．AMD EPYCを例にとると，設計するチップは，（1）8コアCPUチップ（Figure 11 左 7nm Core Complex Die），（2）Server IO Die（Figure 11 中央上），（3）Client IO Die （Figure 11 中央下）の3種類です．
（1）は 最先端7nmプロセスで設計製造しますが，（2）と（3）は周辺回路との接続互換性（動作電圧など）を保つため，また動作周波数もCPUコアより低くてよいので緩いプロセスで製造します．よってコストも下がります．
（1）の個数と(2)(3)の組合せにより，サーバー向けCPU，デスクトップPC向けCPU，を作り分けます（Figure 11 右）．もちろんパッケージ基板とインターポーザーの設計と製造は製品ごとに必要ですが，チップ開発に比べればずっと短期間かつ低いコストです．
Figure 11 チップレットを使って製品のバラエティーを増やす [7]
2.5D-IC / 3D-IC 製品の歴史を Figure 12 に示します．(A)は，2.5D-ICでもっとも長い歴史を持っています．TSMC社は CoWos と呼びます．シリコンインターポーザーを使っていて，高性能ですが高コストです．高コストの原因は，シリコンインターポーザーのようです．高価なTSV装置に加え，穴をあけるスループットが低いと聞きます．(A)をベースに開発は大きく２つの方向に分かれました．一つはインターポーザーの使用量を減らし低コスト化を目指す (C)と (D)．もう一つは，高価なインターポーザーを使わず，代わりに樹脂製基板（RDL）を使う方向 (B) です．iPhoneのSoC “A10” 以降のパッケージには，サイズ制約から，Figure 12 (B) に類似しているが異なる InFO_PoP と言われる技術が採用されています．
2.5D-IC量産にあたっては，組み立て後の最終製品の歩留まりを上げると共に，不良発生時の切り分けを容易にする必要があります．例えば Figure 12 (A) で，ロジックチップ（赤色）製造はA社，DRAMチップ（青色）製造はB社，組み立て（パッケージング）はC社，の分担となるのが現在では普通でしょう．一気に組み立てて出荷試験で動作しない場合，貴重な良品チップも失ってしまいます．不良原因がA社チップ，B社チップ，C社の組み立てのどこにあるのかを切り分ける手段も必要です．チップ搭載と配線をどの順序で行うか？，組み立て途中で動作試験をどのように行うか？などの工夫の積み重ねが，2.5D-IC 製品の拡がりをもたらしたと考えます．
Figure 12 2.5D-IC / 3D-ICの歴史
展望
2/5D-IC / 3D-ICの展望（TSMC）を Figure 13 に示します [9]．”2.5D” の列が現在製品化レベルです．チップ間配線がインターポーザーを通っているため，動作速度（Speed）とバンド幅（Bandwidth Density）は 0.01x でまだ低いとされています．次のステップは，”3D-IC” の列です．インターポーザーをやめて，チップ同士をμbump（微細な半田ボール）を介して向かい合わせに接合します．これにより動作速度（Speed）とバンド幅（Bandwidrh Density）は100倍改善される，としています．その次のステップは，”SoIC Bond” で，チップ同士を直接接合します．
Figure 13 TSMC SoIC provides better interconnect performance for 3D integration (source: ISSCC 2021) [9]
2021 Computex Taipei で，AMDは AMD 3D chiplet technology をプレビューし，三次元ゲームのフレームレートが15%上昇するデモを披露しました [10]．Zen3 Core Complex Die（Figure 11 左）に，TSMC 7nm製造SRAM キャッシュメモリを直接接合（Direct Copper-to-Copper Bonding）させ大容量3次キャッシュメモリとして動作させました．2021年中に量産開始予定とのことです． Figure 13 “SoIC bond” が早くも実現されたのかもしれません．
まとめ
複数の小さめのチップ（chiplets）をワンパッケージに搭載した 2.5D-IC, 3D-IC を取り上げました．
3D-IC研究開発の歴史は長いです．2011年，Xilinx社が2.5次元パッケージ技術を使ったハイエンドFPGA Virtex-7 2000T を初めて製品化しました．チップ積層型 3D-ICではなく，シリコンインターポーザーを使った2.5次元パッケージ技術を使ったのが製品化のポイントでした．
半導体製造プロセスノード 7nm 以降，良品チップあたりの製造コストが急増しています．従来の大面積ワンチップではなく，小さめのチップレットを2.5次元パッケージ技術を使って複数個パッケージ内に搭載した方が，製造コスト上も製品展開上も有利になりつつあります．
同技術は，スパコン富岳のCPU “A64FX” や AMD EPYC などで製品化されており，適用分野を拡げています．コストとサイズが厳しいモバイル向けなどに，シリコンインターポーザーを使わない 2.5D-IC も実用化されています．チップ直接接合技術を使い性能向上させたCPUも試作されており，3D-IC技術の急速な進歩に要注目です！
参考文献
[1] 後藤弘茂のWeekly海外ニュース, “ZEN2ベースの64コアCPU「Rome」はなぜCPUとI/Oを分離したのか”https://pc.watch.impress.co.jp/docs/column/kaigai/1156455.html [2] AMD Infinity Architecture
https://www.amd.com/en/technologies/infinity-architecture [3] 小島 郁太郎, 日経クロステック／日経エレクトロニクス, “Intelの10nm FPGAがようやく量産、ノートPC用MPUと同じプロセス”
https://xtech.nikkei.com/atcl/nxt/column/18/01537/00066/ [4] Ivo Bolesens, CTO Xilinx, “2.5D ICs: Just a Stepping Stone or a Long Term Alternative to 3D?”
https://www.xilinx.com/publications/about/3-D_Architectures.pdf [5] 『半導体業界の第一人者，AI業界を行く！』 Vol.7：独自設計CPUで世界一 富岳の秘密
https://hacarus.com/ja/ai-lab/20210331-fugaku/ [6] Amkorの2.5DパッケージとHDFO – アドバンスド ヘテロジニアス パッケージング ソリューション
https://c44f5d406df450f4a66b-1b94a87d576253d9446df0a9ca62e142.ssl.cf2.rackcdn.com/2018/12/Amkor_2.5D_Package_and_HDFO_Technical_Article_JP.pdf [7] Samuel Naffziger, AMD, ISSCC2020, “AMD Chiplet Architecture for High-Performance Server and Desktop Products”
https://www.slideshare.net/AMD/amd-chiplet-architecture-for-highperformance-server-and-desktop-products [8] 根津 禎，日経クロステック，いざ7nm世代の製造プロセスへ、TSMCやIBMらが発表
https://xtech.nikkei.com/dm/atcl/event/15/112800090/120700011/ [9] Don Scansen, 02.26.2021, “AMD TSMC & Imec Show Their Chiplet Playbooks at ISSCC”
https://www.eetimes.com/amd-tsmc-imec-show-their-chiplet-playbooks-at-isscc/ [10] Lisa Su, et.al., AMD at Computex 2021 講演ビデオ
https://www.youtube.com/watch?v=gqAYMx34euU
